我們都知道，最近關(guān)于芯片設(shè)計(jì)與制造的話題，依然占據(jù)著人們的茶前飯后時(shí)間，敵人的圍追堵截，使我們丟棄幻想，奮起抗?fàn)?。在我們的工作中或生活中，不論處于半?dǎo)體行業(yè)的上游還是下游，對(duì)于芯片都無(wú)法避開(kāi)，缺了它，我們寸步難行。

當(dāng)你在家開(kāi)著空調(diào)，從冰箱里拿出一瓶冰可樂(lè)，葛優(yōu)躺拿著手機(jī)刷視頻時(shí)，你希望視頻流暢無(wú)卡頓。在這背后，是一群群芯片設(shè)計(jì)工程師、移動(dòng)通信工程師、網(wǎng)絡(luò)工程師、圖像處理工程師、芯片開(kāi)發(fā)／驗(yàn)證工程師、芯片制造工程師、芯片封裝測(cè)試工程師．．．．．．日以繼夜奮斗的結(jié)果。

任何一款芯片的設(shè)計(jì)，都需要龐大的設(shè)計(jì)和驗(yàn)證團(tuán)隊(duì)進(jìn)行密切合作共同完成。在芯片設(shè)計(jì)中，我們需要考慮眾多因素。那么，我們的腦海里在想些什么呢？

芯片邏輯開(kāi)發(fā)工程師的三重境界：心中有電路，腦中有時(shí)序，手中有代碼。

如果我們?cè)谠O(shè)計(jì)中使用同步設(shè)計(jì)或任何IP，或最終確定體系結(jié)構(gòu)和微體系結(jié)構(gòu)，那么我們需要制定各種策略。以下列出了其中一部分：

設(shè)計(jì)的功能性和兼容性

并行性、并發(fā)性和流水線策略

外部IO和高速接口

設(shè)計(jì)的面積和初始門數(shù)估計(jì)

速度和最高頻率要求

功耗要求和使用低功耗設(shè)計(jì)

時(shí)鐘網(wǎng)絡(luò)和延遲

接口和IO延遲與建模策略

經(jīng)過(guò)以上考慮，由經(jīng)驗(yàn)豐富的技術(shù)人員組成的團(tuán)隊(duì)最終確定ASIC／ SOC 設(shè)計(jì)的架構(gòu)和微架構(gòu)。

為了便于理解架構(gòu)和項(xiàng)目研發(fā)，我們需要考慮的一些設(shè)計(jì)因素，主要有以下幾個(gè)方面。

01

時(shí)序參數(shù)

上升沿敏感觸發(fā)器的重要時(shí)序參數(shù)如圖1所示，它們是：

建立時(shí)間 （tsu）

保持時(shí)間（th）

觸發(fā)傳播延時(shí)（tpd）

圖1 D觸發(fā)器時(shí)序參數(shù)

建立時(shí)間（tsu）：在時(shí)鐘的有效邊沿到達(dá)之前，觸發(fā)器的數(shù)據(jù)輸入應(yīng)該保持穩(wěn)定值的最小時(shí)間被稱為建立時(shí)間。

有效邊沿表示上升沿（正邊沿）靈敏的D觸發(fā)器從低電平到高電平的跳變，下降沿（負(fù)邊沿）靈敏的D觸發(fā)器從高電平到低電平的跳變。

在建立時(shí)間窗口期間，如果數(shù)據(jù)輸入從1到0或反之，那么觸發(fā)器輸出將是亞穩(wěn)態(tài)的，這表明存在建立違例。

保持時(shí)間（th）：觸發(fā)器的數(shù)據(jù)輸入在時(shí)鐘有效邊沿到達(dá)后保持穩(wěn)定的最小時(shí)間，稱為保持時(shí)間。

有效邊沿表示上升沿（正邊沿）靈敏的D觸發(fā)器從低到高的跳變，下降沿（負(fù)邊沿）靈敏的D觸發(fā)器從高到低的跳變。

在保持時(shí)間窗口期間，如果數(shù)據(jù)輸入從1到0或反之，那么觸發(fā)器輸出將是亞穩(wěn)態(tài)的，這表明存在保持違例。

觸發(fā)器的傳播時(shí)延（tpd＝tcq）：觸發(fā)器到達(dá)時(shí)鐘有效邊沿后產(chǎn)生有效輸出所需的時(shí)間，稱為觸發(fā)器的傳播時(shí)延。

傳播延遲也稱為時(shí)鐘到q端的延遲，也稱為tcq。